Puce de mémoire instantanée de W9725G6JB25I-ND, PARALLÈLE instantané 84WBGA de non-et de la DRACHME 256mb d'IC

Puce de mémoire instantanée W9725G6JB25I-ND, DRACHME 256M 84WBGA PARALLÈLE d'IC

Description :

Le W9725G6JB est les bits DDR2 SDRAM de 256M, organisé en tant que 4 194 304 mots X 4 banques X 16 bits. Ce dispositif réalise des vitesses de transfert à grande vitesse jusqu'à 1066Mb/sec/pin (DDR2-1066) pour différentes applications. W9725G6JB est assorti dans les catégories suivantes de vitesse : -18, -25, 25I, 25A, 25K et -3. Les -18 pièces de catégorie est conforme selon les spécifications DDR2-1066 (7-7-7). Les pièces de catégorie de -25/25I/25A/25K sont conformes selon les spécifications DDR2-800 (5-5-5) ou DDR2-800 (6-6-6) (les pièces industrielles de catégorie 25I qui sont garanties pour soutenir le ≤ du ≤ TCASE de -40°C 95°C). Les -3 pièces de catégorie est conforme selon les spécifications DDR2-667 (5-5-5).

La température des véhicules à moteur de pièces de catégorie, si offert, a deux conditions simultanées : la température ambiante (TA) entourant le dispositif ne peut pas être moins que -40°C ou plus grande que +95°C (pour 25A), +105°C (pour 25K), et la température de carter (TCASE) ne peuvent pas être moins que -40°C ou plus grand que +95°C (pour 25A), +105°C (pour 25K). Les caractéristiques de JEDEC exigent de la vitesse de régénération de doubler quand TCASE dépasse +85°C ; ceci exige également l'utilisation de l'individu à hautes températures régénèrent l'option. En plus, la résistance d'ODT et l'impédance d'entrée-sortie doivent être sous-sollicitées quand TCASE est < 0=""> +85°C.

Toutes les entrées de contrôle et d'adresse sont synchronisées avec une paire d'horloges différentielles extérieurement fournies. Des entrées sont verrouillées au point croisé des horloges différentielles (CLK se levant et PAS CLK tombant). Tous les I/Os ne sont synchronisés avec un seul DQS ou paire fini du différentiel DQS- PAS DQS d'une mode synchrone de source.

Caractéristiques :

• Alimentation d'énergie : VDD, VDDQ de = ± 0.1V 1,8 V
• Double architecture de débit : deux transferts des données par rhythme
• Latence de CAS : 3, 4, 5, 6 et 7
• Longueur d'éclat : 4 et 8
• Des stroboscopes bidirectionnels et différentiels de données (DQS et PAS DQS) sont transmis/reçus avec des données
• Bord-aligné avec des données lues et centre-aligné avec écrivez les données
• Le DLL aligne des transitions de DQ et de DQS avec l'horloge
• Entrées d'horloge différentielle (CLK et PAS CLK)
• Les données masquent (DM) pour écrivent des données
• Des commandes sélectionnées sur chaque bord de CLK, données et masque positifs de données sont mises en référence aux deux bords de DQS
• PAS latence additive programmable signalée de CAS soutenue pour faire l'efficacité de bus de commande et de données
• Lisez la latence = latence additive plus la latence de CAS (RL = AL + CL)
• Ajustement d'impédance de -Puce-conducteur (OCD) et Sur-Matrice-arrêt (ODT) pour une meilleure qualité du signal
• l'opération d'Automatique-pré-charge pour lu et écrivent des éclats
• L'automobile régénèrent et l'individu régénèrent des modes
• Puissance préchargée vers le bas et Active Power vers le bas
• Écrivez le masque de données
• Écrivez la latence = la latence lue - 1 (plan horizontal = RL - 1)
• Interface : SSTL_18
• Emballé dans la boule de WBGA 84 (² de 8X12.5 millimètre), utilisant les matériaux sans plomb avec RoHS conforme