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Rendement élevé de bâti de surface de la puce de mémoire de drachme de H5TQ4G63CFR-RDC 256MX16 CMOS PBGA96

De bonne qualité Processeurs d'unité centrale de traitement d'ordinateur portable en ventes
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—— Technologie Samual-Delke

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Rendement élevé de bâti de surface de la puce de mémoire de drachme de H5TQ4G63CFR-RDC 256MX16 CMOS PBGA96

Chine Rendement élevé de bâti de surface de la puce de mémoire de drachme de H5TQ4G63CFR-RDC 256MX16 CMOS PBGA96 fournisseur

Image Grand :  Rendement élevé de bâti de surface de la puce de mémoire de drachme de H5TQ4G63CFR-RDC 256MX16 CMOS PBGA96

Détails sur le produit:

Lieu d'origine: Corée
Nom de marque: SK HYNIX
Certification: ORIGINAL PARTS
Numéro de modèle: H5TQ4G63CFR-RDC

Conditions de paiement et expédition:

Quantité de commande min: 1 paquet
Prix: Negotiation
Détails d'emballage: paquet de plateau, 1600/box
Délai de livraison: 3-5 jours de travail
Conditions de paiement: T/T, Paypal, Western Union, engagement et d'autres
Capacité d'approvisionnement: 10K par mois
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Description de produit détaillée
No de l'article: H5TQ4G63CFR-RDC Type d'IC de mémoire: DRACHME DE LA RDA
Mode d'Access: ÉCLAT MULTI DE PAGE DE LA BANQUE Paquet: R-PBGA-B96
Largeur de mémoire: 16 Montage: Surface Mount

DRACHME de la puce de mémoire de drachme H5TQ4G63CFR-RDC RDA, 256MX16, CMOS, PBGA96
 
Le H5TQ4G63 est une DRACHME synchrone du débit 4 294 967 296 du bit CMOS de double III (DDR3), idéalement adaptée aux applications de mémoire centrale qui exige la grande densité de mémoire et la largeur de bande élevée. Opérations entièrement synchrones d'offre de SK Hynix 4Gb DDR3 SDRAMs référencées aux bords en hausse et en baisse de l'horloge. Tandis que toutes les adresses et entrées de contrôle sont verrouillées sur les bords de montée des CK (bords en baisse des CK), les données, stroboscopes de données et écrivent des masques de données que des entrées sont prélevées sur les bords de montée et en baisse de elle. Les circulations de données sont intérieurement canalisées et à 8 bits prefetched pour réaliser la largeur de bande très élevée.
 

Caractéristiques

  • VDD=VDDQ=1.5V +/- 0.075V
  • Opération des entrées d'horloge entièrement différentielle (CK, CK)
  • Stroboscope différentiel de données (DQS, DQS)
  • Sur le DLL de puce alignez la transition de DQ, de DQS et de DQS avec la transition des CK
  • Les masques de DM écrivent donnée-dans aux bords de montée et en baisse du stroboscope de données
  • Toutes les adresses et entrées de contrôle excepté des données, des stroboscopes de données et des masques de données verrouillés sur les bords d'augmentation de l'horloge
  • Latence programmable de CAS 5, 6, 7, 8, 9, 10, 11, 13 et 14 soutenus
  • Latence additive programmable 0, CL-1, et CL2 soutenu
  • CAS programmable écrivent la latence (CWL) = 5, 6, 7, 8 9 et 10
  • Longueur programmable 4/8 d'éclat avec le grignotement séquentiel et le mode d'imbrication
  • Commutateur de BL en marche
  • 8banks
  • La moyenne régénèrent le cycle (Tcase de 0°C~ 95°C)
    • 7,8 µs à 0°C | 85°C
    • 3,9 µs à 85°C | la température 95°C commerciale (0°C | 95°C) la température industrielle (-40°C | 95°C)
  • JEDEC 78ball standard FBGA (x8), 96ball FBGA (x16)
  • Force de conducteur choisie par EMRS
  • Dynamique meurent dessus l'arrêt soutenu
  • Goupille asynchrone de REMISE soutenue
  • Calibrage de ZQ soutenu
  • TDQS (stroboscope de données d'arrêt) soutenu (x8 seulement)
  • Écrivez Levelization a soutenu
  • pré-effort de 8 bits

Attributs techniques

 
 
 
 
 

ECCN/UNSPSC

 
 

Coordonnées
TAISHENG INT'L TECHNOLOGY(HK) LIMITED

Personne à contacter: Karen.

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